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FPGA引脚输出(LVTTL)随频率变高而严重变形，怎么解决

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老怪甲 该用户已被删除
老怪甲 发表于 2010-6-28 09:20:40 | 显示全部楼层 |阅读模式
EP1C3T144C8读取SRAM数据，读使能(/OE)到10MHz时，波形缩的很扁，低电平超过了1V，超出SRAM引脚的低电平范围，导致读取不成功。

能不能通过QuartusII里面的设置使器件输出更好的波形，还是只能在外围电路上想办法了
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