在verilog中用assign赋值

yaomingzhong · 发表于 2010-8-14 12:57:52

放在程序里才能看懂。

wxywxyno1 · 发表于 2010-10-13 23:15:42

在assign语句中，等号左边的为wire型

wjqhk · 发表于 2010-12-3 00:11:13

左边为write 型···

zhouweibang · 发表于 2010-12-7 23:36:36

恩，左边的必须是wire型的

hunao2000 · 发表于 2010-12-14 18:59:58

左边的必须是wire型

huangyjunok · 发表于 2010-12-14 21:58:35

学习了，assign 左边为wire类型。

870027359 · 发表于 2010-12-18 01:40:49

不是很清楚，他说是不合法的赋值，赋值号左边应该是输出端口类型或者是wire类型，你看看有没有问题

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