集成电路技术分享

 找回密码
 我要注册

QQ登录

只需一步,快速开始

搜索
查看: 2624|回复: 5

问个菜鸟级的问题

[复制链接]
usd 发表于 2010-6-27 23:46:22 | 显示全部楼层 |阅读模式
本帖最后由 fpgaw 于 2010-7-6 06:41 编辑

本菜鸟初学verilog

在写case语句的时候碰到一个32选1的case
难道只能老老实实的写32个分支语句?

写了下面这个for语句  编译通不过
always@(sel,data) // sel是控制信号,data是32位数据,y是输出
for(i=31;i>=0;i=i-1)
  y=data[i*8:i*8-7];


有没有什么好方法啊
写32个分支实在太恶心了,不是人干的活啊
HDL 发表于 2010-6-28 01:27:46 | 显示全部楼层
我也不懂,等待高手
CHANG 发表于 2010-6-28 02:44:56 | 显示全部楼层
我只会VHDL,不好意思!
 楼主| usd 发表于 2010-6-28 03:04:06 | 显示全部楼层
这个我也想知道!
CHANG 发表于 2010-6-28 03:22:47 | 显示全部楼层
学过VHDL,其他想多多学习,等待高手!
CTT 发表于 2010-6-28 04:31:31 | 显示全部楼层
case语句必须老老实实的一句一句的写,不能图简便<br>
毕竟我们写得是描述硬件的语言,写出来就是要实现硬件<br>
因此一定要讲求语法。<br>
建议楼主至少也应该要通读一本语法书吧
您需要登录后才可以回帖 登录 | 我要注册

本版积分规则

关闭

站长推荐上一条 /1 下一条

QQ|小黑屋|手机版|Archiver|fpga论坛|fpga设计论坛 ( 京ICP备20003123号-1 )

GMT+8, 2024-12-24 09:52 , Processed in 0.058375 second(s), 19 queries .

Powered by Discuz! X3.4

© 2001-2023 Discuz! Team.

快速回复 返回顶部 返回列表