如果要设计个模块，这个模块时钟有125MHZ和250MHZ选择

如果要设计个模块，这个模块时钟有125MHZ和250MHZ选择，但输入的信号是125MHZ（8ns）改变一次。
对于125MHZ，时钟和输入正好匹配
但对于250MHZ，时钟的每两次改变才对应一次输入信号的变化，

我的设想是在读取输入前先测量频率，如果实250MHZ的话，先分频，
我的问题是怎么用verilog 写一个测量频率的模块阿？

如果有别的更好的方法的话，能不能介绍一下

先说一个最笨的方法：用两个时钟沿分别触发一个计数器，且两个计数器都是异步复位，保证两个时钟信号同时输入，然后比较两个计数器的值，即可判断。<br>
&nbsp; &nbsp;赫赫&nbsp;&nbsp;随便想的，欢迎大家提出更好的办法。

我也觉得该用计数器来比较。不知道还有没有其他的方法。

好像2楼的方法比较实际

2楼的 方法好像不错

我感觉2楼的思路也欠妥，楼主的意思是只有一个输入时钟，若该时钟为250HZ则分频，否则不分频，而不是说有两个输入时钟。