verilog乘法器和其测试程序

module multi(a,b,multiout);
  input [2:0] a,b;
  output [5:0] multiout;
  reg [5:0] multiout,result;
  integer i;
  
  always @ (a or b)
  begin
  result=0;
  
  for (i=0;i<=2;i=i+1)
  if (b)
  result=result+(a<<i);
  multiout=result;
  end

endmodule

module multi_top;
  reg [2:0] a,b;
  wire [5:0] multiout;
  parameter delay=50;
  multi UUT(a,b,multiout);
  initial
  begin
  a=0;
  b=0;
  end
  always #50 a[0]=~a[0];
  initial
  begin
  a[1]=1;
  a[2]=0;
  b[0]=1;
  b[1]=0;
  b[2]=1;
  end
  always @ (multiout)
  begin
  $display ("multiout=%b",multiout);
  end
endmodule

利用verilog 编写的用语检测序列码中110的程序模块和其测试模块。

3-8译码器verilog程序模块和它的测试模块<br>
用modelsim已经验证正确

楼主 好人，！顶下！

乘法貌似有错，if(b) ??

译码器的工程有就更好了。

编译有错误。

有些地方好像可以用*吧

好多人要乘法器的代码啊，有完整的放上来啊