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如何在Verilog实现一个将加法器的结果载入D触发器的代码

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ANG 发表于 2010-6-28 00:04:59 | 显示全部楼层 |阅读模式
如何在Verilog实现一个将加法器的结果载入D触发器的代码,我只知道会单独的实现他们的代码
inter 发表于 2010-6-28 01:01:18 | 显示全部楼层
没有看懂呢...
interi 发表于 2010-6-28 01:31:27 | 显示全部楼层
就是怎样再一个电路中先设置一个加法器,再将加法的结果通过D触发器输出来
AAT 发表于 2010-6-28 01:43:46 | 显示全部楼层
也没有看懂呀!
interig 发表于 2010-6-28 02:10:26 | 显示全部楼层
天,我不能不说,回去念书去!<br>
<br>
假设加法器的输出式adder_out,时钟是clk,用D触发器输出的结果叫adder_dout<br>
你要的东西可以写为<br>
<br>
always @(posedge clk)<br>
&nbsp; &nbsp; adder_dout &lt;= adder_out;
ICE 发表于 2010-6-28 03:46:36 | 显示全部楼层
always @(posedge clk)<br>
&nbsp; &nbsp; dout &lt;= a+b;
FFT 发表于 2010-6-28 04:28:31 | 显示全部楼层

<br>
assign&nbsp;&nbsp;sum=a+b<br>
always@(posedge clk)<br>
&nbsp;&nbsp;sum_r&lt;=sum;
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