FPGA笔试题:用Verilog/VHDL写出程序，要求要有饱和处理

11 楼的好像不对吧，假如&nbsp;&nbsp;a[7:0]+b[7:0]&gt;9'b011111111&nbsp;&nbsp;时，系统早就自己把溢出的舍去了，根本没法判断，所以此路不通。兄弟觉得先比较一下a[7:0和b[7:0]，把大的找出来，把他们的和，也就是c[7：0]跟最大的比，如果大于最大的说明没有溢出，否则就是溢出了。<br>
&nbsp; &nbsp;也许大家好友很多好的方法，大家都踊跃发表意见吧！！！
       

我觉得设置一个进位标志比如进位为1，然后检查这个进位标志，在做出判断就可以了，也就是一个有进位的加法器。不知道这样可否。初学中

就相当于一个半加器嘛 【9】位 当成 进位标志来用不就行了