verilog8位数的串入并出代码

interig · 发表于 2010-6-28 00:11:48

吐血求 verilog8位数的串入并出代码 
急需啊达人给指导下吧

HANG · 发表于 2010-6-28 01:48:28

大家来瞧瞧吧没时间拉 
偶的学分呀

AAT · 发表于 2010-6-28 02:47:47

呵呵，来瞧瞧，可我没有！

VVC · 发表于 2010-6-28 04:07:56

我想串入并出该是这样的：有一个  输入量，然后通过左移运算或者拼接  把它的值一次次地赋给  reg[7:0]的最后一位，八次搞完后就把reg[7:0]的值输出就OK了。

CHANG · 发表于 2010-6-28 05:44:19

我是这样写的，不知道对不对？麻烦大家看看，谢谢！

//Serial to Parral
//size = 8

module S2P(clk,in,out,flag);
input clk;
input in;
output [7:0] out;
reg [7:0] out;
output flag;
reg flag;

integer count;
reg [7:0] temp;
//count = 0;
initial
 begin
 count = 0;
 temp[0] <= 0;
 temp[1] <= 0;
 temp[2] <= 0;
 temp[3] <= 0;
 temp[4] <= 0;
 temp[5] <= 0;
 temp[6] <= 0;
 temp[7] <= 0;
 end
always @(posedge clk)
 begin
 //begin
 temp[0] <= temp[1];
 temp[1] <= temp[2];
 temp[2] <= temp[3];
 temp[3] <= temp[4];
 temp[4] <= temp[5];
 temp[5] <= temp[6];
 temp[6] <= temp[7];
 temp[7] <= in;
 //temp << in;
 count = count + 1;
 //end

 if(count == 8)
 begin
 flag <= 1;
 count = 0;
 end
 else
 flag <= 0;

 if(flag == 1)
 begin
 out[0] <= temp[0];
 out[1] <= temp[1];
 out[2] <= temp[2];
 out[3] <= temp[3];
 out[4] <= temp[4];
 out[5] <= temp[5];
 out[6] <= temp[6];
 out[7] <= temp[7];
 end
 end
endmodule

longtime · 发表于 2010-6-28 06:37:40

我新手笔，这是我想法，不知道对不对 
 
将串行数据一次付给并行data[0]到data[7],每付完一次，串行数据移一位，就可以了吧

HDL · 发表于 2010-6-28 08:36:46

看一下这个，应该有用 
 
 
module tb_transform; 
 
wire clk, rst, sp, Ds; 
wire [7:0] Dp; 
 
test_signal test (clk, rst, sp, Ds, Dp); 
transform transform (clk, rst, sp, Ds, Dp); 
   
endmodule 
 
 
 
 
 
 
module transform (clk, rst, sp, Ds, Dp); 
inout Ds; 
inout [7:0] Dp; 
input clk, rst, sp; 
 
reg Dst,sign; 
reg [7:0] Dpt; 
reg [3:0] counter1, counter2; 
 
assign Ds=sp?1'bz

st; 
assign Dp=!sp?8'bz

pt;   
 
always @ (posedge clk or negedge rst) 
        if(!rst)                   //寄存器初始化 
           begin 
                        Dpt<=0; 
                        Dst<=0; 
                        sign<=1; 
                        counter1<=0; 
                        counter2<=0; 
                end 
        else        if(sp&&(counter1<=7))//串转并 
                begin 
                   Dpt[0]<=Ds;           //将串型输入赋给临时并型寄存器的最低位 
                   Dpt[7:1]<=Dpt[6:0];   //临时并型寄存器的低7位向左移一位。 
                   counter1<=counter1+1; 
           end 
        else if(!sp&&sign)         //先于转换，将并型输入信号暂存到dpt中，并将sign赋0，以防反复向dpt赋值。 
           begin 
                     Dpt<=Dp; 
                     sign<=0; 
                  end 
        else if(!sp&&(counter2<=7))//并转串 
           begin                
              Dpt[7:1]<=Dpt[6:0];  //临时并型寄存器的低7位向左移一位。 
              Dst<=Dpt[7];         //把最高位赋给输出。 
              counter2<=counter2+1; 
           end    
              
endmodule

ngtim · 发表于 2010-6-28 10:08:59

module wyp_8(dir,rdn,cp,q); 
input       dir,rdn,cp; 
output[7:0] q; 
reg[7:0]    q; 
always@(negedge cp or negedge rdn) 
begin 
  if(~rdn)  q=0; 
  else begin q=q>>1;q[7]=dir;end 
end 
endmodule

encounter · 发表于 2010-6-28 10:22:38

这是我写的，呵呵 
 
/*   =========== 串-并转换 ===============  */ 
 
module s_p(bits,clk,data_out); 
 
input clk,bits; 
output [7:0] data_out; 
 
reg [7:0] state; 
reg [7:0] data_out; 
 
 
parameter bit1=8'00000001,                     //独热码定义状态机 
          bit2=8'00000010, 
                  bit3=8'00000100, 
                  bit4=8'00001000, 
                  bit5=8'00010000, 
                  bit6=8'00100000, 
                  bit7=8'01000000, 
                  bit8=8'10000000; 
 
always @(posedge clk or negedge reset) begin    //主程序开始 
  if(~reset) state=bit1; 
   
   else 
     case(state) 
           bit1: begin 
             data_out[0]=bits; 
                 state=(state<<1); 
           end 
           
           bit2: begin 
             data_out[1]=bits; 
                 state=(state<<1); 
           end 
           
           bit3: begin 
             data_out[2]=bits; 
                 state=(state<<1); 
       end 
 
       bit4: begin 
         data_out[3]=bits; 
         state=(state<<1); 
       end 
 
       bit5: begin 
         data_out[4]=bits; 
         state=(state<<1); 
       end 
 
       bit6: begin 
          data_out[5]=bits; 
          state=(state<<1); 
        end 
 
       bit7: begin 
          data_out[6]=bits; 
          state=(state<<1); 
        end 
       
       bit8:begin 
          data_out[7]=bits; 
          state=(state<<1); 
        end 
      
       default: 
          state=bit1; 
      
     endcase          
end 
 
endmodule

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