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PLL的使用方法!

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ANG 发表于 2010-6-27 23:50:25 | 显示全部楼层 |阅读模式
我所说的PLL的使用方法,并不是所谓的利用Megawizard产生一个altpll的问题。
刚开始用verilog编程,开发板子是Stratix,内有6个PLLs,四个fast PLLs,两个enhanced PLLs。比如我要做一个正弦信号发生器,利用板子上的D/A,从FPGA里面预存的正弦波数据依次送到D/A上,D/A输出即为正弦波。但是,开发板说明书上写着,stratix芯片里有十几个输出的PLL_out信号,其中D/A1的时钟输入脚上接的正是PLL6_OUT-0n。我想问的是,这个D/A上接的PLL6_OUT-0n是否就是其中一个PLLs的输出?如果是的话,那么,它固定输出了一个PLLs,我们可用的是否就少了一个?事实上,两个enhanced PLLs(即PLLs5和PLLs6)都已经固定输出了,那么是不是我们就不可以用了呢?即使是这样,那么,这个PLL6_OUT-0n如何来定它的频率呢?
以上问题,可能对高手来说,相当简单,但是我在黑暗中摸索,实在很累呀!
UFP 发表于 2010-6-28 01:31:02 | 显示全部楼层
怎么没有人回答呀?是不是都不清楚?
HANG 发表于 2010-6-28 02:32:48 | 显示全部楼层
今天程序调出来了,用示波器测量显示已经可以实现FPGA产生正弦波。但是问题同上,还是不解呀
VVIC 发表于 2010-6-28 02:49:19 | 显示全部楼层
FPGA中的PLL_OUT引脚其实就是一个I/O,<br>
如果你的设计中没用到PLL,那么PLL_OUT这个脚你可以随便分配,<br>
如果用到了PLL,我觉得是最好把输出分配到PLL_OUT,并不是某个PLL的固定输出。<br>

       
&nbsp;&nbsp;自己瞎猜,大家不要笑哦!
inter 发表于 2010-6-28 03:59:59 | 显示全部楼层
哎呀想我这样的初学者看不明白啊!111
HDL 发表于 2010-6-28 05:13:18 | 显示全部楼层
我这样的初学者看不明白
UFO 发表于 2010-6-28 05:40:47 | 显示全部楼层
初学者,来学习学习
usb 发表于 2010-6-28 05:57:11 | 显示全部楼层
我来解答下,了解过:)回答不好不要鸡蛋石头什么的:)<br>
D/A的时钟输入I/O前面不是有一个跳线的地方吗,那跳线可以控制你的D/A用的是板子上直接的晶振,还是FPGA送来的,还是你外部输入的,等等,你看看DATASHEET就可以看到
 楼主| ANG 发表于 2010-6-28 07:52:21 | 显示全部楼层
同意上楼的说法
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