verilog hdl学习谁知道在VERILOG 中怎么用双向口呀？

ups · 发表于 2010-6-27 23:24:34

本帖最后由 fpgaw 于 2010-7-3 06:39 编辑

各位大哥，谁知道在VERILOG 中怎么用双向口呀？在输入的时候用不用把输出置为高阻？？

CHAN · 发表于 2010-6-28 00:15:58

据我了解双口RAM的输入和输出是相互独立的吧，他们的工作是分别由（输入始能，输入时钟，输入地址）和（输出始能，输出时钟，输出地址）控制了,只要注意,同时不对一个地址进行读写操作,就应该不会出问题的吧?我以前好像看Xilinx的一个文档是这么说的.

encounter · 发表于 2010-6-28 00:44:47

怎么都要收费啊

VVC · 发表于 2010-6-28 00:52:05

先下下来看看吧看看

CCIE · 发表于 2010-6-28 02:39:01

没看到有附件啊

longt · 发表于 2010-6-28 04:29:00

module register(db,nce,new) 
inout [7:0] db; 
input nce,nwe; 
reg[7:0]q; 
assign db=(nce||(!nwe))?8'bzzzzzzzz:q; 
always@(posedge new) 
begin 
if(nce==0)q<=db; 
end 
endmodule

inter · 发表于 2010-6-28 06:06:59

我也迷糊着呢

UFO · 发表于 2010-6-28 06:40:29

大家看看

CTT · 发表于 2010-6-28 06:52:56

谢谢了  大兄弟

tim · 发表于 2010-6-28 08:07:18

相互帮助…呵呵

		自动登录	找回密码
密码			我要注册

verilog hdl学习谁知道在VERILOG 中怎么用双向口呀？

相关帖子

站长推荐 /1

verilog hdl学习 谁知道在VERILOG 中怎么用双向口呀？

相关帖子

站长推荐 /1

verilog hdl学习谁知道在VERILOG 中怎么用双向口呀？