为什么顶层模块有两个时钟？

CHAN · 发表于 2010-6-28 00:21:19

为什么顶层模块有两个时钟？

CTT · 发表于 2010-6-28 01:38:01

那至少把你顶层模块的always块的敏感表都贴出来吧，还有你觉得可能有影响的。<br>
我是觉得可能你的敏感表有些问题。

CHAN · 发表于 2010-6-28 01:55:42

这谁是哪儿的错误啊

CCIE · 发表于 2010-6-28 03:19:56

你至少也要把程序出错的部分贴出来啊<br>
要不你让大家怎么帮你啊!!!

ANG · 发表于 2010-6-28 03:38:54

是不是alway敏感变量里面有不是时钟的边沿敏感信号?

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