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楼主: ANG

verilog帮忙看看这个小程序那错

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VVIC 发表于 2010-6-28 09:54:40 | 显示全部楼层
会不会是编译器的要求?<br>
在我们的规范中,接口信号是不要求重新定义类型的。因为在input和output已经定义的很清楚了。但是内部信号是必须定义清楚的,不允许使用默认的。
CCIE 发表于 2010-6-28 10:50:12 | 显示全部楼层
可以不定义WIRE&nbsp;&nbsp;呵呵
ATA 发表于 2010-6-28 12:14:41 | 显示全部楼层
这个自然,reg类型不定义可是编译不过去的说
interig 发表于 2010-6-28 12:29:35 | 显示全部楼层
wire[8:0] sum<br>
不申明的话默认是1bit wire的sum
 楼主| ANG 发表于 2010-6-28 12:35:25 | 显示全部楼层
有信号的话申明下还是觉得可靠些,呵呵,虽然分析起来应该都是一个意思
UFP 发表于 2010-6-28 13:11:47 | 显示全部楼层
添加一句:<br>
reg [8:0] sum;<br>
试一下?
CHAN 发表于 2010-6-28 14:21:47 | 显示全部楼层
原帖由 ayu206203 于 2006-11-25 10:08 发表<br>
添加一句:<br>
reg&nbsp;&nbsp;sum;<br>
试一下? 那寄存器还能直接相加吗
 楼主| ANG 发表于 2010-6-28 15:57:54 | 显示全部楼层
默认就是wire类型的了,不用再定义了吧?
amyxxf 发表于 2010-8-20 19:51:55 | 显示全部楼层
the default is one bit ,but in this module ,a + b is a full adder,so you should  use 2 bit for sum,
wire [1:0]sum;
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