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楼主: ICE

在VHDL语言里面时钟的上升沿是clk'event and clk='1',那下降沿又是怎么表示的呢？

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ANG 发表于 2010-6-28 22:50:13 | 显示全部楼层
学习。。。。。。。。。
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CTT 发表于 2010-6-29 00:00:46 | 显示全部楼层
是的，一个结构体中不建议用两个边沿触发
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interige 发表于 2010-6-29 00:18:38 | 显示全部楼层
加强学习！！！！！！！！！！！
至芯科技ZX系列开发板正在火爆发售！
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yaoqigui 发表于 2010-6-29 16:09:24 | 显示全部楼层
哈哈，很简单的问题，可惜来晚了
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shifenglian 发表于 2010-7-28 12:25:30 | 显示全部楼层
支持楼上的观点！
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