verilog来分析下啊

UFO · 发表于 2010-6-28 12:31:08

原帖由 janye 于 2006-10-20 20:08 发表 
你进程里的时钟源太多了吧，改少点应该就可以了 
试试这样可以吗 
 
library ieee; 
use ieee.std_logic_1164.all; 
use ieee.std_logic_unsigned.all; 
 
ENTITY myfpga IS 
    PORT(        CLK  :         IN ... 我试过了~~~可以,,谢谢

AAT · 发表于 2010-6-28 12:55:56

CNT := 0; TRAGOUT <= '0'; 
  ELSE CNT := CNT + 1; 
END IF; 
END IF; 
END PROCESS; 
TRAGOUT<=T_OUT; 
这里输出犯了错误！！！！！！！！！ 
IF语句逻辑表达的也不太好

interi · 发表于 2010-6-28 13:30:51

LIBRARY IEEE; 
USE IEEE.STD_LOGIC_1164.ALL; 
 
ENTITY test IS 
    PORT(        CLK  :         IN  STD_LOGIC; 
                  TRAG:        IN        STD_LOGIC; 
                 TRAGOUT:         BUFFER  STD_LOGIC); 
END; 
 
ARCHITECTURE BHV OF test IS 
    SIGNAL T_OUT:STD_LOGIC; 
BEGIN 
PROCESS(CLK,TRAG,TRAGOUT) 
BEGIN 
IF TRAG'EVENT AND TRAG='1' THEN 
   T_OUT <= '1'; 
END IF; 
END PROCESS; 
 
PROCESS(T_OUT,CLK) 
VARIABLE CNT:INTEGER range 0 to 10 := 0; 
BEGIN 
IF CLK'EVENT AND CLK='0' THEN 
    IF T_OUT = '1' AND CNT = 10 THEN 
        CNT := 0; 
    TRAGOUT <= '0'; 
   ELSE 
      CNT := CNT + 1; 
    TRAGOUT<=T_OUT; 
   END IF; 
END IF; 
END PROCESS; 
 
END; 
是这样的效果么？？？？？？？？？？？？

usb · 发表于 2010-6-28 14:40:37

原帖由 liushui666 于 2006-10-22 09:33 发表 
CNT := 0; TRAGOUT <= '0'; 
  ELSE CNT := CNT + 1; 
END IF; 
END IF; 
END PROCESS; 
TRAGOUT<=T_OUT; 
这里输出犯了错误！！！！！！！！！ 
IF语句逻辑表达的也不太好谢谢了~~

VVC · 发表于 2010-6-28 16:37:04

把ＢＵＦＦＥＲ改掉试拭

ICE · 发表于 2010-6-28 17:48:44

process不可以同时对上，下沿敏感~~~~

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