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fpga论坛|fpga设计论坛»论坛 › › FPGA技术交流 › 初学verilog，碰到问题不知道怎样解答
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楼主: VVC

初学verilog，碰到问题不知道怎样解答

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interige 发表于 2010-6-28 20:39:20 | 显示全部楼层
把compare的module和comparetest的module都写在同一个文件夹下<br>
去掉`include "./compare.v" 命令
至芯科技ZX系列开发板正在火爆发售！
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