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问题描述:在VHDL中,如何使用两个时钟更改同一个数据?

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IPO 发表于 2010-8-11 14:41:34 | 显示全部楼层 |阅读模式
问题描述:在VHDL中,如何使用两个时钟更改同一个数据?
 楼主| IPO 发表于 2010-8-11 14:41:51 | 显示全部楼层
解决方法:使用“异或”(xor)逻辑。示例如下:
process (clk1)
begin
if rising_edge(clk1) then
SIG_DOUT1 <= SIG_DOUT2 xor SIG_DIN1;
end if;
end process;
process (clk2)
begin
if rising_edge(clk2) then
SIG_DOUT2 <= SIG_DOUT1 xor SIG_DIN2;
end if;
end process;
SIG_DOUT <= SIG_DOUT1 xor SIG_DOUT2;
DOUT <= SIG_DOUT;
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