请教关于CPLD内部REG到REG的延时问题

刚刚使用CPLD，有很多问题不明白，希望各位达人多多指点。

我做了一个30位的计数器，clk约束设定位200MHz。

编译报告说，计数器cnt[0]到cnt[1]、cnt[2]、cnt[3]……的延时不满足最高频率要求。

不知道应如何解决。是因为计数器位数太多，导致每一位的扇出过大造成的吗？

希望各位达人能多指教。谢谢。

回复 1# studentup


    30位的计数器综合结果就是一个30位的加法器，cpld里面的加法器都是串行的，30位的加法器就要经过30级的逻辑单元，延迟肯定大于5ns，当然也就跑不到200m了。

谢谢2楼的回复。
但是，这个问题如何解决啊？
确实4位的加法器，就不存在这问题。
不过，既要满足计数值高，又要满足延时小，有什么好的方法吗？

谢谢

回复 3# studentup


    加流水

通过寄存器操作减少扇出即可。。。

回复 5# sprone


    他这个问题加寄存器是可以解决问题，但是不是减少扇出，而是减少了两个寄存器之间的逻辑级数，减少了组合逻辑的延迟，从而达到提高频率的作用，也就是所谓流水线的方法，跟扇出没有关系