基于初学Verilog者。。三线---八线译码器参考程序

三线---八线译码器参考程序：
module exam38(a,b,c,y,en);
input          a,b,c,en;
output[7:0]    y;
reg[7:0]       y;
always      @(en or a or b or c)
          begin     
     if(en)    y=8'b11111111;
        else
                  begin
                        case({c,b,a})
                 3'b000:   y<=8'b11111110;
                 3'b001:   y<=8'b11111101;
                                  3'b010:      y<=8'b11111011;
                                  3'b011:      y<=8'b11110111;
                                  3'b100:      y<=8'b11101111;
                 3'b101:   y<=8'b11011111;
                 3'b110:   y<=8'b10111111;
                 3'b111:   y<=8'b01111111;
                        endcase
                end
        end
endmodule