【FPGA设计实例】简单的组合逻辑设计

这是一个可综合的数据比较器，很容易看出它的功能是比较数据a与数据b，如果两个数据相同，则给出结果1，否则给出结果0。在Verilog HDL中，描述组合逻辑时常使用assign结构。注意equal=(a==b)?1:0,这是一种在组合逻辑实现分支判断时常使用的格式。

模块源代码：

1. //--------------- compare.v -----------------
   
2. module compare(equal,a,b);
   
3. input a,b;
   
4. output equal;
   
5. assign  equal=(a==b)?1:0; //a等于b时，equal输出为1；a不等于b时，
   
6.                              //equal输出为0。
   
7. endmodule
   

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测试模块用于检测模块设计得正确与否，它给出模块的输入信号，观察模块的内部信号和输出信号，如果发现结果与预期的有所偏差，则要对设计模块进行修改。   
测试模块源代码：

1. `timescale 1ns/1ns      //定义时间单位。
   
2. `include  "./compare.v" //包含模块文件。在有的仿真调试环境中并不需要此语句。
   
3.                          //而需要从调试环境的菜单中键入有关模块文件的路径和名称
   
4.   module  comparetest;
   
5.    reg a,b;
   
6.    wire equal;
   
7.    initial              //initial常用于仿真时信号的给出。
   
8.      begin
   
9.        a=0;
   
10.        b=0;
    
11.      #100   a=0; b=1;
    
12.      #100   a=1; b=1;
    
13.      #100   a=1; b=0;
    
14.      #100   $stop;      //系统任务，暂停仿真以便观察仿真波形。
    
15.      end  
    
16.     compare  compare1(.equal(equal),.a(a),.b(b));    //调用模块。  
    
17. endmodule      

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不错啊，这个很基础，很实用