这个枚举有错吗？

这个枚举有错吗？

typedef enum logic[4:0]{
        IDLE=1<<0,
        ST1 =1<<1,
        ST2 =1<<2,
        ST3 =1<<3,
        ST4 =1<<4
        } cs,ns;

用Verilog 编译时 提示是这里有错

Error (10170): Verilog HDL syntax error at ztj.v(16) near text "}";  expecting ";", or ","