赛灵思带您进入“All Programmable”世界

4月25日，全球可编程平台领导厂商赛灵思公司（Xilinx, Inc. (NASDAQ:XLNX) ）全球公开发布以 IP及系统为中心的新一代颠覆性设计环境 Vivado 设计套件，致力于在未来十年加速“All Programmable”器件的设计生产力。赛灵思公司全球高级副总裁、亚太区执行总裁汤立人 (Vincent Tong) 表示，Vivado不仅能加速可编程逻辑和 IO 的设计速度，而且还可提高可编程系统的集成度和实现速度，让器件能够集成 3D堆叠硅片互联技术、ARM 处理系统、模拟混合信号 (AMS) 和绝大大部分半导体IP 核。
　　
　　开启“All Programmable” 器件新时代汤立人说：“在过去的几年中，赛灵思把半导体技术的创新推向了一个新的高度，并释放了可编程器件全面的系统级能力。随着赛灵思在获奖的Zynq?-7000 EPP（可 扩展式处理平台）器件、革命性的3D Virtex?-7堆叠硅片互联（SSI）的技术器件上的部署， 除了我们在FPGA技术上的不断创新之外，我们正开启着一个令人兴奋的新时代——一个“All Programmable”器件的时代。“
　　
　　随着以IP及系统为中心的工具套件震撼登场，赛灵思也引领行业进入了一个“All Programmable”世界。
　　
　　打破两大瓶颈汤立人认为，“All Programmable”器件不只是涵盖可编程逻辑设计，还涉及到可编程系统集成，要在更少的芯片上集成越来越多的系统功能。为了构建上述系统，设计人员会面临一系列全新的集成和实现设计生产力瓶颈，这是我们必须要解决的问题。
　　
　　第一个是集成瓶颈，包括：集成 C 语言算法和 RTL 级 IP ；混合 DSP、嵌入式、连接功能、逻辑领域；模块和“系统”验证和设计和 IP 重用。第二个是实现瓶颈，包括：层次化芯片布局规划与分区；多领域和多晶片物理优化；多变量“设计”和“时序”收敛的冲突 ；以及设计后期发生的ECO及变更引起的连锁反应。
　　
　　Vivado 设计套件突破了可编程系统集成度和实现速度两方面的重大瓶颈，将设计生产力提高到同类竞争开发环境的4 倍。
　　
　　Vivado的生产力提升至原来的4倍
　　
　　他说：“为了响应客户对提升生产力、缩短产品上市时间，以及超越可编程逻辑，实现可编程系统集成等要求，赛灵思工程师从 2008 年开始付诸行动，并在过去一年里携手 100 多家客户和联盟计划成员进行了试用和测试（其中包括采用基于堆叠硅片互联技术（SSIT）的 Virtex-7 FPGA实现超大容量和带宽的客户），从而打造出了 Vivado 工具这一巅峰之作。”
　　
　　Vivado 设计套件能帮助客户实现此前无法实现的工作。当设计人员在汽车、消费类、工业控制、有线与无线通信、医疗等众多应用中采用新一代“All Programmable”器件来实现可编程逻辑或者可编程系统集成时，Vivado工具有助于提高他们的生产力。尤其是进行新一代设计，如上所述，工程师可用 Vivado 工具解决集成和实现方面存在的诸多生产力瓶颈问题。
　　
　　优化的Vivado 设计环境Vivado设计套件包括高度集成的设计环境和新一代系统到 IC 级别的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。这也是一个基于 AMBA AXI4 互联规范、IP-XACT IP 封装元数据、工具命令语言 (TCL)、Synopsys 系统约束 (SDC) 等有助于根据客户需求量身定制设计流程并符合业界标准的开放式环境。赛灵思构建的 Vivado 工具将各类可编程技术结合在一起，可扩展实现多达 1 亿个等效 ASIC 门的设计。
　　
　　为了解决集成的瓶颈问题，Vivado IDE 采用了用于快速综合和验证 C 语言算法 IP 的 ESL 设计、实现重用的标准算法和RTL IP封装技术、标准IP 封装和各类系统构建块的系统集成、可将仿真速度提高 3 倍的模块和系统验证功能，以及可将性能提升百倍以上的硬件协同仿真功能。
　　
　　Vivado设计套件组件加速集成和实现
　　
　　为了解决实现的瓶颈，Vivado 工具采用层次化器件编辑器和布局规划器、速度提升了3 至 15 倍且为 SystemVerilog 提供业界领先支持的逻辑综合工具、速度提升 了4 倍且确定性更高的布局布线引擎、以及通过分析技术可最小化时序、线长、路由拥堵等多个变量的“成本”函数。此外，增量式流程能让工程变更通知单 (ECO) 的任何修改只需对设计的一小部分进行重新实现就能快速处理，同时确保性能不受影响。最后，Vivado 工具通过利用最新共享的可扩展数据模型，能够估算设计流程各个阶段的功耗、时序和占用面积，从而达到预先分析，进而优化自动化时钟门等集成功能。
　　
　　Vivado 设计套件与Virtex-7 2000T FPGA的组合改变了可编程逻辑产业发展的模式。Vivado 使博通无需进行任何手动布局规划或分区工作，就能够设计出业界最大容量的 FPGA。学习使用按钮式 Vivado 集成开发环境(IDE) 对大多数用户而言应当相对比较简单，特别是用户已有 ISE PlanAhead 工具的使用经验，那就更容易了。随着用户不断熟悉 Vivado IDE，还可利用不断推出的新特性以及 GUI 内置的分析和优化功能，轻松优化性能、功耗和资源利用。
　　
　　据介绍Vivado 设计套件 2012.1 版本现已作为早期试用计划的一部分推出。今夏早些时候将公开发布 2012.2 版本，今年晚些时候还将推出 WebPACK。目前采用 ISE 设计套件版本的客户将免费获得最新 Vivado 设计套件版本和IDS。赛灵思将继续为针对 7 系列及早期产品设计的客户提供 ISE 设计套件支持。

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