xilinx ip核仿真

各位xdjm：
    ip核仿真出现输出为高阻是怎么回事啊...（ise没有报错哦，仿真了若干个）
    达人们给点提示吧！
3q

环境：ISE 10.1
源文件

module myfloat(a,b,clk,result
    );
         input [31:0] a;
         input [31:0] b;
         input clk;
         output [31:0] result;
         
         add_float add (
    .a(a), // Bus [31 : 0]
    .b(b), // Bus [31 : 0]
    .clk(clk),
    .result(result)); // Bus [31 : 0]

endmodule

测试文件

module tb_add_float;
        // Inputs
        reg [31:0] a;
        reg [31:0] b;
        reg clk;

        // Outputs
        wire [31:0] result;

        // Instantiate the Unit Under Test (UUT)
        myfloat uut (
                .a(a),
                .b(b),
                .clk(clk),
                .result(result)
        );

        initial begin
                // Initialize Inputs
                a = 0;
                b = 0;
                clk = 0;

                // Wait 100 ns for global reset to finish
                #100;
        
                // Add stimulus here

        end

        always #10 clk = ~clk;
        always #25 a = a + 1000;
        always #25 b = b + 1000;
endmodule

高手加入qq129107020