UltraScale架构在下一代无线通讯（5G）设计中的诸多优点

注：参考文献“Xilinx 20nm工艺的UltraScale架构在无线应用中的推动作用”，Xilinx无线系统架构师Michael Pecot，该文章发表在第87期XCell期刊上。
即将到来的5G无线通信系统需要比目前使用的4G系统支持更大带宽（200 MHz，甚至更大），大型天线阵列的应用以及更高的载波频率，使得制造更小的天线元件成为可能，这些大规模的MIMO的应用，加上更加严格的延迟要求，将会给设计复杂度带来数量级的增长。Xilinx在去年底发布了基于20nm工艺的UltraScale系列可编程器件，它可以给无线通讯系统设计带来很多好处。
首先，UltraScale系列器件跟7-系列同样大小的器件相比，静态功耗低10-15%，在类似设计的情况下，动态功耗低20-25%。在性能方面同样有优势，slowest-speed-grade UltraScale器件可以实现超过500MHz的时钟频率，而对于赛灵思7-系列的器件而言，需要mid-speed grade的器件才能达到这样的性能指标。
UltraScale产品的SerDes功耗也有显著降低，最低速度级别的UltraScale器件的SerDes可以支持12.5Gbps的数据流量，在最高速度级别的器件上可以支持JESD204B高速接口，无线系统开发人员所关心的绝大部分DACs和ADCs很快都会支持这一接口。
然而，最重要的改进之处是针对DSP48 SLICE和块RAM（Brams）的，这个改进对无线架构设计的影响最大。这些部件对实现无线数字前端（DFE）应用来说尤为重要。
Kintex UltraScale器件包含5520个DSP48 SLICE，而7-系列 FPGA中最大的也仅有1920个DSP48 SLICE，几乎是3倍关系。Kintex UltraScale器件中DSP和逻辑单元的比例与DFE设计所需要的比例非常接近。Kintex UltraScale器件中，每1K个查找表中就有8-8.5个DSP48 SLICE，而7-系列器件对应的数量仅在6左右。另外，UltraScale架构中DSP48E2单元也在7-系列器件的DSP48E1的基础上做了很多的增强和改进。
因为有了这些DSP相关的改进，使用Kintex UltraScale器件可以获得更高的集成度。（参见上期Xcell文章“UltraScale DSP48E2:More DSP in every slice”）比如，可以在1片中端的UltraScale FPGA中实现完整的瞬时带宽为80-100MHz的8Tx/8Rx DFE系统，而如果使用7-系列的器件，则需要两片FPGA，每片实现一个4X4的系统。（Xilinx白皮书WP445，“Enabling High-Speed Radio Designs with Xilinx All Programmable FPGAs and SoCs”，详细描述了上述设计的功能）。
UltraScale器件的BRAM有两个新的改进点：硬件数据级联和动态功耗门控。在每一列相邻的BRAM之间都采用了数据多路选择器，这样就可以使用bottom-up的方式来搭建更大的存储器，而不需要额外的逻辑资源。这种级联方式可以使用多个BRAM来搭建大的存储器，并且可以同时具备更小的面积、更高的时钟频率和更小的功耗等优点。

UltraScale BRAM数据级联
比如，在7-系列器件中，实现一个16K，位宽为16bit的存储器，比较好的方式是采用8个BRAMs（36Kbits），配置成16KX2-bit的方式，这样可以避免外部数据复用，但是这样会需要增加额外逻辑资源，会带来数据延迟，从而会影响电路的时序和布线的拥塞，同时，这种方式会导致在RAM读写操作时，8块RAM都在工作，增加了动态功耗。更好的实现方式是，配置成2Kx16-bit的存储器，这样无论RAM读操作还是写操作，都只有一块BRAM在工作，相比较16Kx2-bit配置而言，动态功耗可以减少87.5%。UltraScale BRAMs的这种级联特性加上新的动态功耗门控特性可以用来实现最优的多块BRAM级联的方案。
阅读Michael Pecot文章的完整版本，点击此处。
原文链接：
http://forums.xilinx.com/t5/Xcel ... ale-architecture...

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