基础篇第二章 Altera FPGACPLD 的结构

2章 Altera FPGA/CPLD的结构
FPGA早已不仅仅是传统意义上的通用可编程逻辑，而是越来越像一个可编程的片上系统。
可编程逻辑器件内部硬的功能模块越来越丰富，如片内RAM、锁相环（PLL）、数字信号处理（DSP）模块、专用高速电路甚至嵌入式CPU。

Altera高密度FPGA
         Stratix和stratix GX被大量应用在中高端的路由器和交换机中做复杂的协议处理、流量调度，有的用在3G系统中做高速DSP算法的实现，也有用在高清晰电视系统中做高速图像处理核传输等。Stratix FPGA中有许多系统级的功能模块，除了片内RAM、锁相环（PLL）、数字信号处理（DSP）模块、专用高速电路甚至嵌入式CPU，还内嵌有速度可达3.1875Gbit/s的高速串行收发器，可以用于芯片之间或背板互联，以及标准协议接口的实现，如PCI-Express、SDI、XAUI等。
         Stratix器件左右两边（Bank 1/2/5/6）支持高速LVDS信号，最高可达840Mbit/s的速度。每个LVDS的发送或接收通道都有专用的硬件SERDES电路来实现高速的并/串转换，性能可以做得很高。
         Stratix器件上下两边（Bank 3/4/7/8）支持相对较低速的PCI总线标准，用于实现外部高速DDR存储器接口的DQS/DQ专用移相电路也分布在此。
         对于内部逻辑阵列块LAB之间的互联资源，相比较而言，横向的互联要比纵向的快一些。
一般来说，多数用户的设计都可以分为数据通道和控制通道两部分。根据stratix器件资源分布特点，在实际用户设计中，建议按照stratix的平面布局思路来安排设计中的各项功能模块的位置：控制通道逻辑（如MPI接口、PCI接口）和外部高速存储器接口功能分布于上下两边（Bank 3/4/7/8），数据通道的接口尽量分布在器件的左右两边（Bank 1/2/5/6），让高速数据流横向流动。

随着FPGA工艺的不断改进，设计中的走线延时往往超过逻辑延时，FPGA内部的走线资源的长短和快慢，对整个设计性能起着决定性的作用。
FPGA中进位链结构通常用在实现算数功能的电路中，如加法器、计数器、比较器等。


内嵌RAM
作用：1. FPGA中缓存数据；
             2. 两个时钟域之间做数据交换；
             3. 做数据位宽的交换；
            
3种内嵌RAM块：
. M512 RAM，512bit RAM数量众多，主要用于大量分散的数据存储、浅FIFO、移位寄存器、时钟域隔离等功能。
.M4K，通常用作芯片内部数据流的缓存、ATM信元的处理、信元FIFO接口以及CPU的程序存储器等。
.M-RAM，512Kbit RAM。主要用在大数据包的缓存（如以太网帧、IP包等大到几K字节的数据包），视频图像帧的缓存，回波抵消数据存储等等。
在使用M512和M4K时，用户在用Quartus II工具生成RAM时，可以选择两种输出结构，即输出旧值（写之前该地址中的值）或输出未知值（读写冲突，造成读出未知的数），但是M-RAM就只能读出未知值。

时钟网络和锁相环（PLL）
芯片分为几个区域，每个区域内都有一些区域时钟网络，这些时钟只能在该区域使用，但可以在其服务的区域提供更小的时钟延时和歪斜（Skew）。
一般来说，如果全局时钟资源足够的话，建议使用全局时钟，一旦全局时钟不够，可以考虑使用区域时钟。在使用区域时钟时，要保证使用该时钟的模块内所有的资源都分布在该区域中，否则就会出现布线问题。通常，Quartus II 软件会根据用户的设计把资源自动放在该区域中，除非该区域的资源不够。

Altera PLL和 Xilinx DLL的区别：PLL是phase lock loop，叫做锁相环，就像传统的PLL，是模拟电路；DLL是delay lock loop，叫做延时锁定环，它是纯数字的，通过内部的延时模块来调节相位。两者各有优缺点，一般来说，DLL使用简单，在对时钟要求不是很高时，做时钟管理比较方便，PLL的锁相输出时钟质量要高一些。

在


stratix I/O单元（IOE）中，共有6个寄存器和1个锁存器。这种IOE结构可以实现高性能的双数据速率的接口电路，如DDR接口。

高速差分I/O的应用
stratix FPGA左右两边支持高速差分电平，一个快速锁相环支持一组高速差分收发信号，而且在同一边的接收和发送通道的FPLL输入时钟和高速输出时钟频率一致。


Altera 低成本FPGA

cyclone 系列
         应用领域：数字终端、手持设备、消费类电子、计算机、工业和汽车领域。
采用0.13um工艺制造；
逻辑容量2910~20060个LE；
内部RAM块只有M4K一种；
内部有8个内部全局时钟网络；
PLL只能由全局时钟管脚CLK0~3来驱动。

cyclone II系列
增加了硬DSP；
采用90nm工艺制造；
一个LAB有16个LE；
2个PLL，8个全局时钟网络；

主流CPLD---MAX3000A
门数600~10000；
采用0.3um CMOS工艺；
内核电压 3.3v；
IO电压为5.0v，3.3v，2.5v兼容；
常用于控制信号的分发、总协议的转换、对单板上其它芯片的配置、单板插拔管理和监控等。

CPLD革命---MAX II
采用0.18um flash 工艺；
最小逻辑单元是LE，逻辑容量240--2210个LE；
上电即工作，掉电不丢失；
支持多内核电压工作：3.3v、2.5v、1.8v，其内部有一个电压调整器，可以把3.3v、2.5v降到1.8v。
Max Plus II工具不支持MAX II CPLD，它只能在Quartus II4.0或者以上的版本中使用

以及标准协议接口的实现