这样的周期脉冲怎么设计啊，刚开始学，不怎么会

怎么利用10M的时钟，设计这样的周期脉冲啊，刚开始学习verilog，写了好久没写出来。。。。。。

这是一个整个周期？

可以用两个计数器配合来实现，假设我们定义为count_20和count_10 由于现在输入的时钟为10MHz,因此可以计算出输入时钟的周期，根据该周期，我们就可以计算出延时20us和10us分别需要的计数值是多少。当20us计数器计数未到最大值的时候，保持输出时钟电平为低。当20us计数器计数达到最大值，则开始启动10us计数器开始计数，20us计数器停止计数，并清零。同时将输出时钟置为高电平，当10us计数器计数到最大值再拉低输出时钟，同时，启动20us计数器计数，同时停止10us计数器，并清零。如此循环即可实现您的上述时序。如还有疑问请咨询QQ 761664056 至芯小魔头

fpgaw 发表于 2015-4-13 12:29
这是一个整个周期？

不是，周期是30us，只是占空比不是50%

王建飞 发表于 2015-4-13 13:17
可以用两个计数器配合来实现，假设我们定义为count_20和count_10 由于现在输入的时钟为10MHz,因此可以计算 ...

谢谢，已经做出来了

雨的声音 发表于 2015-4-14 15:38
谢谢，已经做出来了

祝贺哦

这样的周期脉冲怎么设计啊，刚开始学，不怎么会