FPGA初级课程第十六讲 ROM

这时检查工程导航一栏，发现Files一项中已经自动生成对应的IP核文件my_rom.qip。
打开下一级的my_rom.v，可以看到其封装代码。

打开已经生成的my_rom_inst.v文件。
my_rom        my_rom_inst (
        .address ( address_sig ),
        .clock ( clock_sig ),
        .q ( q_sig )
        );

将my_rom_inst.v代码拷贝粘贴到rom.v模块中，修改实例化的信号名。
新建rom_controller模块，编写框架代码。
在rom.v模块中放入rom_controller模块，对其进行实例化操作。
编写rom.v模块如下。
module rom (clk, rst_n, q);

        input clk, rst_n;
       
        output [7:0] q;

        wire [7:0] addr;

        rom_controller rom_controller_inst (
                        .clk(clk),
                        .rst_n(rst_n),
                        .addr(addr)
                );
       
        my_rom        my_rom_inst (
                        .address ( addr ),
                        .clock ( clk ),
                        .q ( q )
                );

endmodule

继续完成rom_controller模块。
编写rom_controller模块代码如下。
module rom_controller (clk, rst_n, addr);

        input clk, rst_n;
       
        output reg [7:0] addr;

        always @ (posedge clk or negedge rst_n)
                begin
                        if (!rst_n)
                                addr <= 0;
                        else
                                if (addr < 255)
                                        addr <= addr + 8'd1;
                                else
                                        addr <= 0;
                end

endmodule

新建仿真模块Testbench。
新建rom_tb.v模块，编写代码如下。
`timescale 1ns/1ps

module rom_tb;

        reg clk, rst_n;
       
        wire [7:0] q;

        rom dut (.clk(clk), .rst_n(rst_n), .q(q));

        initial
                begin
                        clk = 1;
                        rst_n = 0;
                        #200.1
                        rst_n = 1;
                       
                        #10_000 $stop;
                end
               
        always #10 clk = ~clk;
       
endmodule

仿真运行结果

设置好仿真之后，可以看到仿真结果。
可以看到复位完成后，q依次输出0~255，依次循环。
仿真运行结果与设计要求一致。

查看RTL视图——altsyncram

好了，今天的课程就讲到这里。
通过今天的课程，我们学习了ROM（只读存储器）的基本概念，然后实际演示了一下应用ROM的IP核来进行ROM逻辑电路的建模与仿真，并通过仿真查看效果。
希望大家掌握ROM的基本概念，并熟练运用Verilog语言调用对应的IP核编写相关逻辑。
更复杂的知识和技巧我们将逐步通过后面的课程展现给大家。

课程到此结束，谢谢大家的关注！

这个课程高大上

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