跟李凡老师学FPGA工程D04：正序和正交布线，高速等长布线（20170517课堂笔记）

跟李凡老师学FPGA工程D04：正序和正交布线，高速等长布线（20170517课堂笔记）

用笨笔头整理课堂笔记，用以备忘，温故而知新。
整理文稿的细节处未能一一体现李凡老师讲课精髓和独特风采，有待下一步补充完善。
感谢李凡老师博大精深的学识、孜孜不倦的教诲，并敬请李凡老师原谅本人拙劣的课堂笔记。

近期精彩课程安排如下图。
实际执行可能会有所调整，谨供参考。

听一听，看一看，学习学习

0903
        接高速布线的差分对，以及高速布线的等长布线，dqs0这一组。
        今天呢，我们会把剩下的dqs1我也做一下。
        还有一个bus，21根线，然后呢就是低速。
        今天非常重要的就是平面，我们平面可能做双面板的人都没有做过，高速信号的一个非常重要的问题。
        我们现在有五个平面。
        并且要在这个平面上开孤岛。
        这是Altera的要求，高速信号布线的要求。
        我现在用红蜘蛛广播出来，这是我昨天做的等长的。
          

0904
        我们现在看一下这段等长的。
        这段等长的线我会再做一遍，因为昨天用的是10.0，这个9.4版本会更好一些。
        这个可以做DRC。
        做DRC以后，它会做Markers出来，它不会断线。
        进行DRC检查。它会报告出来。
        等长的违规已经没有了。
        是0违规。
        Dqs0、dqs1、ddr_bus，都是0违规。
        它当然有很多未连接的，它会标注出来。
        标注出来的，可以把它清掉。
        Reset Error Markers，清掉。
   

分享的资料特别的详细

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