S盒的设计与实现（S1）

S盒的设计与实现（S1）

module s1(stage1_input,stage1_output);
input [5:0] stage1_input;
output [3:0] stage1_output;  
reg [3:0] stage1_output;  
//BIT5 and BIT0 is ?   
//BIT4~1 is ?
always @(  stage1_input)
begin     
    case(stage1_input)     //synopsys full_case parallel_case   
        0: stage1_output = 4'd14;  
        1: stage1_output = 4'd0;  
        2: stage1_output = 4'd4;  
        3: stage1_output = 4'd15;  
        4: stage1_output = 4'd13;  
        5: stage1_output = 4'd7;  
        6: stage1_output = 4'd1;  
        7: stage1_output = 4'd4;  
        8: stage1_output = 4'd2;  
        9: stage1_output = 4'd14;  
        10: stage1_output = 4'd15;  
        11: stage1_output = 4'd2;  
        12: stage1_output = 4'd11;  
        13: stage1_output = 4'd13;  
        14: stage1_output = 4'd8;  
        15: stage1_output = 4'd1;  
        16: stage1_output = 4'd3;  
        17: stage1_output = 4'd10;  
        18: stage1_output = 4'd10;  
        19: stage1_output = 4'd6;  
        20: stage1_output = 4'd6;  
        21: stage1_output = 4'd12;  
        22: stage1_output = 4'd12;  
        60: stage1_output = 4'd5;  
        61: stage1_output = 4'd6;  
        62: stage1_output = 4'd0;  
        63: stage1_output = 4'd13;   
   endcase
end  
endmodule

S盒的设计与实现（S1）

晓灰灰 发表于 2017-8-24 11:01
S盒的设计与实现（S1）

                                                                                              

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