时序逻辑原语

时序逻辑原语-硬件描述语言Yerilog IiDL

    硬件描述语言HDL是一种用形式化方法描述数字电路和系统的语言。
利用这种语言，数字电路系统的设计可以从上层到下层(从抽象到具体)逐层描述自己的设计思想，用一系列分层次的模块来表示极其复杂的数字系统。然后，利用电子设计自动化(EDA)工具，逐层进行仿真验证，再把其中需要变为实际电路的模块组合，经过自动综合工具转换到门级电路网表。接下去，再用专用集成电路ASIC或现场可编程门阵列FPGA自动布局布线工具，把网表转换为要实现的具体电路布线结构。
    硬件描述语言HDL的发展至今己有20多年的历史，并成功地应用于设计的各个阶段:建模、仿真、验证和综合等。到20世纪80年代，已出现了上百种硬件描述语言，对设计自动化曾起到了极大的促进和推动作用。但是，这些语言一般各自面向特定的设计领域和层次，而且众多的语言使用户无所适从。因此，急需一种面向设计的多领域、多层次并得到普遍认同的标准硬件描述语言。20世纪80年代后期，VHDL和Verilog HDL语言适应了这种趋势的要求，先后成为IEEE标准。
    Verilog.HDL是一种应用广泛的硬件描述语言，可以用于从算法级，门级到开关级的多种抽象层次的数字系统设计。
    Verilog HDL是在1983年，由GDA (Gateway Design Automation)公司的PhilMoorby首创的。Phil Moorby后来成为Verilog-XL的主要设计者和Cadence公司的第一合伙人。在1984~1985年，Phil Moorby设计出T第一个名为Verilog-XL的仿真器;1986年，他对Verilog HDL的发展又作出了另一个巨大的贡献:提出了用于快速门级仿真的XL算法。
    随着Verilog-XL算法的成功，Verilog HDL语言得到迅速发展。1989年，Cadence公司收购} GDA公司，Verilog HDL语言成为Cadence公司的私有财产。1990年，Cadence公司决定公开Verilog HDL语言，于是成立了OVI (Open Verilog International)组织，负责促进Verilog HDL语言的发展。基于Verilog HDL的优越性，IEEE于1995年制定了Verilog HDL的IEEE标准，即Verilog HDL 1364-1995; 2001年发布了Verilog HDL 1364-2001标准。在这个标准中，加入了 Verilog HDL-A标准，使Verilog有了模拟设计描述的能力。
    从语法结构上看，Verilog HDL语言与C语言有许多相似之处，并继承和借鉴了C语言的多种操作符和语法结构。下面列出的是Verilog HDL硬件描述语言的一些主要特点:
        能形式化地表示电路的结构和行为。
        借用高级语言的结构和语句，例如条件语句，赋值语句和循环语句等，在Verilog
HDL中都可以使用，既简化了电路的描述，又方便了设计人员的学习和使用。
        能够在多个层次上对所设计的系统加以描述，从开关级，门级，寄存器级到功能
    级和系统级，都可以描述。设计的规模可以是任意的，语言不对设计的规模施家
任何限制。
        Verilog HDL具有混合建模的能力，即在一个设计中各个模块可以在不同设计层次
    上建模和描述。
        基本逻辑门，例如and, or和nand等都内置在语言中;开关级结构模型，例如
pmos和nmos等也被内置在语言中，用户可以直接调用。
        用户定义原语创建的灵活性。用户定义的原语既可以是组合逻辑原语，也可以是
    时序逻辑原语。Verilog HDL还具有内置逻辑函数。

    Verilog HDL语言最大的特点就是易学易用，通过学习和使用，可以在最短的时间内掌握该语言。
另外，该语言的功能强大，可以满足各个层次设计人员的需要，从高层的系统描述到地层的版图设计，都可以很好的支持。
由于Verilog HDL巨大的优越性，使得它广泛流行，尤其是在ASIC设计领域，更是处于主流地位。
在美国，日本等国家，Verilog HDL语言也一直是使用最为广泛的硬件描述语言，其使用人数大大超过其他语言的使用人数。
在国内，Verilog HDL的应用群体也在不断扩大，越来越多的人使用该语言进行设计和仿真。

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