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fpga论坛|fpga设计论坛»论坛 › › FPGA技术交流 › VHDL在编译顶层电路图的错误问题
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VHDL在编译顶层电路图的错误问题

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小泡泡 发表于 2010-4-23 12:13:31 | 显示全部楼层 |阅读模式
错误如下：Tri-statenodemustbedrivenbyaTRIbuffer,butisdrivenbyprimitiveROM代码如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYMODE_CONTROLISPORT(FZ,FC:INSTD_LOGIC;DIN:INSTD_LOGIC_VECTOR(7DOWNTO0);--
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fpga_feixiang 发表于 2024-8-9 14:20:07 | 显示全部楼层
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