verilog中关于有符号数的处理

TT_TT · 发表于 2011-4-27 17:09:09

现在在做DCT变换，需要对有符号数进行处理，请问virilog 2001标准中的signed形式的有符号数能不能综合？我用signed格式的数据，用signaltapII观察信号的时候只能选pre-synthesis信号，而pre-synthesis信号是综合之前的信号，请问pre-synthesis信号能不能反应电路板中的真实信号？如果signed信号不能综合，请问大家怎么处理有符号数，有人说用补码，请问能不能举个具体的例子，谢谢大家了，希望和大家一起进步。请问有没有神马书讲综合比较好的，我看了verilog 综合实用教程，感觉讲的非常好，但是不是很全面，请各位大牛给推荐本好点的数吧，谢谢，另外附上一些我认为比较好的资料与大家共享，大家如果有好的资料也拿出来共享吧

TT_TT · 发表于 2011-4-27 17:12:24

有几个没有传好，再来

TT_TT · 发表于 2011-4-28 10:36:31

论坛好冷啊，顶一下

asdxjb0963 · 发表于 2011-5-19 16:51:02

很好~~~~~~

fpga_feixiang · 发表于 2021-12-24 14:59:37

666666666666666666666

雷1314521景 · 发表于 2021-12-28 09:47:07

verilog中关于有符号数的处理

雷1314521景 · 发表于 2021-12-28 09:47:20

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