时钟分频器程序

时钟分频器程序

结构框图如图1所示

module iic_clk(clock,rst_l,scl_cnt_en,scl_tick);
//端口列表
input        clock;//外部系统处理器时钟
input        rst_l;//外部复位信号,低有效
input        scl_cnt_en;//来自时序控制器的计数使能信号
output       scl_tick;//状态机的工作时钟
//registers&wires
reg         scl_tick;
reg  [7:0]   cntr;//分频计数值
//分频
always@(posedge clock or negedge rst_l)
if(!rst_l)
cntr<= #1 8'b0;
else if(scl_cnt_en)
cntr<= #1 8'b0;
else
cntr<=8'b0;
always@(posedge clock or negedge rst_l)
if(!rst_l)
scl_tick<= #1 1'b0;
else if(cntr= =8'hFA)
cl_tick<= #1 1'b1;
else
scl_tick<= #1 1'b0;
endmodule