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楼主: lcytms

基于NETFPGA的可重构科学计算平台

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 楼主| lcytms 发表于 2017-10-18 10:35:55 | 显示全部楼层
软件系统目前已经实现的有组合逻辑元件库、时序逻辑元件库、虚拟仪器库、VHDL编译器、Verilog编译器、SystemC编译器。

组合逻辑元件库

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 楼主| lcytms 发表于 2017-10-18 10:37:26 | 显示全部楼层
时序逻辑元件库 超级元件库

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 楼主| lcytms 发表于 2017-10-18 10:39:09 | 显示全部楼层
虚拟仪器库

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 楼主| lcytms 发表于 2017-10-18 10:40:38 | 显示全部楼层

        IP 元件库

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 楼主| lcytms 发表于 2017-10-18 10:42:41 | 显示全部楼层
2.2.1组合逻辑元件

所有的组合逻辑元件,均派生自ScilabCode组合模块 ,使用者只要使用scilab 语言在ScilabCode组合模块 中定义模块功能 和 模块的引脚 ,系统会自动生成相应的硬件描述。

例如:
用户打开一个ScilabCode组合模块 放置于 设计区后 ,点击元件的SET菜单,弹出界面进行引脚的功能的设置:

组合逻辑元件引脚设置界面

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 楼主| lcytms 发表于 2017-10-18 10:44:55 | 显示全部楼层
组合逻辑元件功能设置界面(使用纯Scilab语言描述)

设置完成点击“QUIT”按钮,系统自动生成元件
组合元件 74ls04

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 楼主| lcytms 发表于 2017-10-18 10:48:06 | 显示全部楼层
2.2.2时序逻辑元件

所有的时序逻辑元件,均派生自ScilabCode时序模块 ,使用者只要使用scilab 语言在ScilabCode时序模块 中定义模块功能 和 模块的引脚 ,系统会自动生成相应的硬件描述。

例如:
        用户打开一个ScilabCode时序模块 放置于 设计区后 ,点击元件的SET菜单,弹出界面进行引脚的功能的设置:

时序逻辑元件引脚设置界面

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 楼主| lcytms 发表于 2017-10-18 10:49:48 | 显示全部楼层
时序逻辑元件功能设置界面(使用Scilab语言描述,状态转换图)

设置完成点击“QUIT”按钮,系统自动生成元件
时序逻辑元件例子

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 楼主| lcytms 发表于 2017-10-18 10:51:31 | 显示全部楼层
2.2.3IP Core元件

所有的IP Core元件,均派生自IP Core模块 ,使用者只要在IP Core模块 中定义模块功能 和 模块的引脚 ,系统会自动生成元件。

例如:
        用户打开一个IP Core模块放置于 设计区后 ,点击元件的SET菜单,弹出界面进行引脚的功能的设置:

IP Core元件引脚设置界面

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小舍YZ 发表于 2017-10-18 11:14:40 | 显示全部楼层
厉害,,,,,,,,谢谢分享。。。。。。。。。。。。
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