单周期CPU及其Verilog_HDL实现

lcytms · 发表于 2017-12-1 21:16:18

本帖最后由 lcytms 于 2017-12-1 21:18 编辑

单周期CPU及其Verilog_HDL实现

5.2 寄存器堆设计

lcytms · 发表于 2017-12-1 21:19:47

单周期CPU及其Verilog_HDL实现

5.2.3 功能描述风格的寄存器堆Verilog HDL代码

lcytms · 发表于 2017-12-1 21:20:57

单周期CPU及其Verilog_HDL实现

5.3 数据路径设计

lcytms · 发表于 2017-12-1 21:22:10

单周期CPU及其Verilog_HDL实现

5.3.1 多路选择器的使用

lcytms · 发表于 2017-12-1 21:23:53

单周期CPU及其Verilog_HDL实现

1、下一条指令地址的选择

lcytms · 发表于 2017-12-1 21:25:32

单周期CPU及其Verilog_HDL实现

2、ALU的a输入端

lcytms · 发表于 2017-12-1 21:29:02

单周期CPU及其Verilog_HDL实现

3、ALU的b输入端和寄存器堆的wn输入端

lcytms · 发表于 2017-12-1 21:30:43

单周期CPU及其Verilog_HDL实现

4、寄存器堆的d输入端

lcytms · 发表于 2017-12-1 21:33:03

5.3.2 单周期CPU总体电路

lcytms · 发表于 2017-12-1 21:35:57

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5.3.3 单周期CPU的Verilog HDL代码

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