循环冗余校验算法的FPGA高速实现

循环冗余校验算法的FPGA高速实现

中文期刊文章

Implementation of cyclic redundancy check algorithm using FPGA with high speed

作　　者：耿文波 张思维
作者机构：[1]周口师范学院物理与电子工程系,河南周口466001;[2]黄淮学院电子科学与工程系,河南驻马店463000
出 版 物：《周口师范学院学报》 (Journal of Zhoukou Normal University)
年 卷 期：2011年 第5期

摘　　要：
介绍了循环冗余校验原理，并以CRC-16生成多项式为例，用Verilog HDL硬件描述语言描述该算法．
采用Quartus Ⅱ8．0进行综合、仿真，并用CycloneⅡ系列的EP2C35F672C6器件适配和编程下载，在DE2开发板上实现．
该CRC模块既是CRC校验生成模块，又是CRC校验检错模块．
另外，该CRC模块还可以封装成具有Avalon总线接口的自定义组件IP核，从而可以重复利用．
实验结果表明，该校验器速度快，占用资源少，并在实际中得到了应用．

页　　码：32-35页
主 题 词：循环冗余校验        生成多项式                VerilogHDL语言                现场可编程门阵列
         cyclic redundancy check         generator polynomial         Verilog HDL         Field Programmable Gate Array
学科分类：TN914.3
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