初步学习之测试模块部分 ZY

1.Always #`clk_cycle clk=~clk;      产生测试时钟！！！！！！
2. 出错！Qutus编译出错 loop with non-constant loop condition must terminate within 250

一般的循环语句用于testbench测试用，不适合于RTL综合。
3. always (这里用forever亦可)
#10 clk=~clk;
那么也就是说，10个延迟因子时clk取反。也就是说10纳秒时clk取反。所以你就得到一个50Mhz的时钟。
4. 1ns/100ps
后面的100ps代表的意思是机器仿真的步进时间
当你写1ns/100ps时。在屏幕上显示的1ns时间内。机器做10次的运算。
如果不能直观理解。那么就尝试一下`timescale 1ns/1ps的区别。你就知道了。
千万注意的是：这个只能在仿真工具中运用。综合成电路时。你不要希望有这类延迟存在

手一抖，还没写完，，，这就发出去了，好吧 下次接着做笔记

不错的，把自己学习的进行总结，加油！