Verilog基本语法——模块

模块特点
Verilog HDL程序是由模块构成的。每个模块的内容都是嵌在module和endmodule两个语句之间。每个模块实现特定的功能。模块可以进行层次嵌套。

每个模块要进行端口定义,并说明输入输出口,然后对模块的功能进行行为逻辑描述。

Verilog HDL程序的书写格式自由,一行可以写几个语句,一个语句也可以分写多行。

除了endmodule语句外,每个语句和数据定义的最后必须有分号。

可以用/…../和//…….对Verilog HDL程序的任何部分作注释。一个好的,有使
用价值的源程序都应当加上必要的注释,以增强程序的可读性和可维护性。

模块的结构
module <模块名> (<端口列表>)
<I/O说明>
<内部信号声明>
<功能定义>
endmodule
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模块的端口定义：
模块的端口声明了模块的输入输出口。格式:

module 模块名(口1,口2,口3,口4,......)
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模块的内容：
I/O说明
输入口(input 端口名1，端口名2，……端口名n)

输出口(output 端口名1，端口名2，……端口名n)

I/O\说明也可以卸载端口声明语句中: module module_name(input port1,input port2,…output port1,output port2…)

内部信号说明
在模块内用到的和与端口有关的wire和reg变量的声明,比如：reg[width-1:0] R1,R2…; wire[width-1:0] W1,W2…

　功能定义
模块中最重要的部分是逻辑功能定义部分。有三种方法可在模块中产生逻辑：

用“assign”声明语句
“assign”，后面再加一个方程式即可

assign a = b & c;//两个输入的与门
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“assign”语句是描述组合逻辑最常用的方法之一

用实例元件
and and_inst( q, a, b );
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采用实例元件的方法象在电路图输入方式下，调入库元件一样。键入元件的名字和相连的引脚即可，
表示在设计中用到一个跟与门（and）一样的名为and_inst的与门，其输入端为a, b，输出为q。要求
每个实例元件的名字必须是唯一的，以避免与其他调用与门（and） 的实例混淆。

用“always”块
always @(posedge clk or posedge clr)
begin
if(clr) q <= 0;
else if(en) q <= d;
end
//带有异步清除端的D触发器
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“always”块既可用于描述组合逻辑也可
描述时序逻辑.“always”模块内，逻辑是按照指定的顺序执行的,两个或更多的“always”模块也是同时执行的，但是模块内部的语
句是顺序执行的

Verilog基本语法——模块

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