FPGA设计之常用Verilog语法

1、Verilog的基本设计单元是模块（block）。一个模块是有两部分组成的 ，一部分描述接口，另一部分描述逻辑功能，及定义输入时如何影响输出的。下图为模块结构的组成。


（1）Verilog结构位于module和endmodule声明语句之间，每个Verilog程序包括四个主要部分：端口定义、I/O说明、内部信号声明和功能定义。模块的端口表示的是模块的输入还是输出口，其格式如下：module  模块名（口1，口2，口3，口4，……）；

（2）模块的内容包括I/O说明、内部信号声明和功能定义。

I/O说明的格式，其中输入口：input[信号位宽-1:0] 端口名i;(共有i个输入端口)，输出口：output[信号位宽-1:0] 端口名j;(共有j个输出口)，输入/输出口：inout[信号位宽-1:0] 端口名k;(共有k个双向总线端口)。另外I/O说明也可以卸载端口声明语句里，其格式如下：module  module_name(input port1,input port2,...output port1,output port2...);



内部信号说明，在模块内用到的和与端口有关的wire和reg类型变量的声明。如：reg[width-1:0] R变量1，R变量2...;wire[width-1:0] W变量1，W变量2...;



模块中最重要的部分是逻辑功能定义部分。有三种方法可在模块中产生逻辑。

1）用“assign”声明语句：assign a = b & c;方程式描述了一个有两个输入的与门。

2）用实例元件，如：and #2 u1(q, a, b);表示在设计中用到一个跟与门（and）一样的名为u1的与门，其输入端为a,b,输出为q,输出延迟2个单位时间，实例元件的名字必须是唯一的，以免与其他调用与门（and）的实例混淆。

3）用“always”块，如:

always @(posedge clk or posedge clr)

begin

if(clr) q<= 0;

else if(en) q <= d;

end

采用“assign”语句是描述组合逻辑最常用的方法之一，而“always”块既可用于描述组合逻辑也可描述时序逻辑。




2、数据类型及其常量及变量，Verilog HDL中总共有19种数据类型。数据类型是用来表示数字电路硬件中的数据储存和传送元素的，其中reg型、wire型、integer型和parameter型为四个最基本的数据类型。其他的类型有large型、medium型、scalared型、time型、small型、tri型、trio型、tril型、triand型、trior型、trireg型、vectored型、wand型和wor型。其中除了time型外都与基本逻辑单元建库有关，与设计系统没有很大的关系。



（1）在程序运行过程中，其值不能被改变的量称为常量，包括数字和参数型（parameter）。

（2）变量即在程序运行过程中其值可以改变的量，在Verilog HDL中变量的数据类型有很多种，其中只介绍wire型、reg型和memory型



3、运算符及表达式，按功能可分为算术运算符、赋值运算符、关系运算符、逻辑运算符、条件运算符、位运算符、移动运算符和拼接运算符等。按其操作数可分为单目运算符、双目运算符和三目运算符。



刚接触Verilog应注意以下几点：

1】在Verilog模块中所有过程块（initial块，always块）、连续赋值语句、实例引用都是并行的；

2】它们表示的是一种通过变量名相互连接的关系；

3】在同一模块中这三者出险的先后顺序没有关系；

4】只有连续赋值语句assign和实例引用语句可以独立于过程块而存在于模块的功能定义部分。

5】被实例引用的模块，其端口可以通过不同名的连线或寄存器类型变量连接到别的模块相应的输出输入信号端。

6】在“always”块内被赋值的每一个信号都必须定义成reg型

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