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100兆总线时序分析法

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Python0291 发表于 2018-9-26 14:38:31 | 显示全部楼层 |阅读模式

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 楼主| Python0291 发表于 2018-9-26 14:44:19 | 显示全部楼层
基于FPGA cpld设计实现的uart
http://www.fpgaw.com/thread-111897-1-1.html
基于FPGA串口通信的开发
http://www.fpgaw.com/thread-111898-1-1.html
基于FPGA的DMA传输设计与实现
http://www.fpgaw.com/thread-111899-1-1.html
基于FPGA的pci接口简化设计
http://www.fpgaw.com/thread-111900-1-1.html
基于FPGA的pci总线接口设计
http://www.fpgaw.com/thread-111901-1-1.html
基于FPGA的多串口扩展实现
http://www.fpgaw.com/thread-111902-1-1.html
基于FPGA的高速PCI采集卡设计
http://www.fpgaw.com/thread-111903-1-1.html
100兆总线时序分析法
http://www.fpgaw.com/thread-111936-1-1.html
PCB设计手册
http://www.fpgaw.com/thread-111937-1-1.html
基于Verilog HDL代码设计的多功能数字时钟实验
http://www.fpgaw.com/thread-111938-1-1.html
Sunlife 发表于 2018-9-26 17:56:20 | 显示全部楼层
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 楼主| Python0291 发表于 2018-9-28 10:09:53 | 显示全部楼层
基于Verilog HDL代码设计的多功能数字时钟实验
 楼主| Python0291 发表于 2018-9-30 09:58:20 | 显示全部楼层
用笨笔头整理课堂笔记,用以备忘,温故而知新。
整理文稿的细节处未能一一体现李凡老师讲课精髓和独特风采,有待下一步补充完善。
感谢李凡老师博大精深的学识、孜孜不倦的教诲,并敬请李凡老师原谅本人拙劣的课堂笔记。
lixirui 发表于 2018-12-3 09:17:30 | 显示全部楼层
100兆总线时序分析法
 楼主| Python0291 发表于 2018-12-4 09:52:24 | 显示全部楼层
基于FPGA cpld设计实现的uart
http://www.fpgaw.com/thread-111897-1-1.html
基于FPGA串口通信的开发
http://www.fpgaw.com/thread-111898-1-1.html
基于FPGA的DMA传输设计与实现
http://www.fpgaw.com/thread-111899-1-1.html
基于FPGA的pci接口简化设计
http://www.fpgaw.com/thread-111900-1-1.html
基于FPGA的pci总线接口设计
http://www.fpgaw.com/thread-111901-1-1.html
基于FPGA的多串口扩展实现
http://www.fpgaw.com/thread-111902-1-1.html
基于FPGA的高速PCI采集卡设计
http://www.fpgaw.com/thread-111903-1-1.html
100兆总线时序分析法
http://www.fpgaw.com/thread-111936-1-1.html
 楼主| Python0291 发表于 2019-3-21 10:53:46 | 显示全部楼层
学习资料看看,,,,,,
hyhyx1 发表于 2019-6-22 10:51:01 | 显示全部楼层
先看看再说
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