跟李凡老师学FPGA之VHDL基础D01（20160720课堂笔记）

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        数据流。
        我们首先使用with-select-when语句。
        另存为mux2_dataflow_with_vh.vhd。
        把它设为顶层。
  

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        名字换过来。
        仍然是数据流。
        这个时候在结构体声明的部分不需要做任何描述。
        只需要按数据流来描述。
        它的语法是这样的。
  

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        类似英文从句的描述。
        当s为0的时候是a输出。
        当s为1的时候是b输出。
        还要考虑others。
        因为它要考虑安全行为，这一点在VHDL里面非常严谨。

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        安全行为的定义在语法里面得到了强烈的支持。
        分析综合。
        这样的话，建模就完成了。
        然后写它的验证。
        新建VHDL文件，另存为mux2_dataflow_with_vh_tb.vhd。
  

顶~~~~~~~~~~~~~~

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        现在我们只用到了一个库，很快我们就要用到其它库了。
        写它的结构体，tb的结构体用行为来写。
        需要写组件声明，要例化就一定要做组件声明。

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        端口的部分粘过来。
        然后声明tb内部的信号，就是signal。
        a/b/s，绑定的是标准逻辑类型。

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        我们用例化来写它的验证，dut。
        Verilog里面的module和endmodule，它就是个组件。
        端口的映射。
        VHDL更接近英文的描述。
        复制过来修改。

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        =>是一个连接符。
        这样就完成了例化的部分。
        激励同样用process来写。

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        仍然用循环行为体。
        我们同样用wait for来写。