跟李凡老师学FPGA之VHDL基础D01（20160720课堂笔记）

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        相同的结果。
        然后我们再看看它的结构化怎么做。
        结构化描述的是how to do，Verilog是用门级原语做出来。

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        VHDL并没有门级原语，它直接用语法支持。
        我们来看看怎么做。
        虽然语法支持，但是我们仍然写成结构的形式。
        另存为结构化，mux2_structure_vh.vhd。

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        设置为顶层。
        名字换过来，三处。
        这次是结构化，structure。
        我们检查一下框架。
        Ctrl-S、Ctrl-K。

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        我们做成双输入与门、双输入或门和一个非门。
        也是一种攀岩法。
        首先需要准备第一个模型。

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        我在一个vhd文件里面做多个模型。
        这是顶层的框架。
        然后我们做部件。
        第一个部件。
        首先我做一个双输入与门的组件。
  

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        仍然包含这三部分。
        仍然要做库声明。

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        做实体的部分。
        端口。
        结构体。

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        这个呢，我们用数据流来写。
        为了区别开来，与门、或门、非门这三个，我们加上and_gate_dataflow，不写EDA它能识别，但是我们这样写它更清楚一些。

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        Ctrl-S、Ctrl-K。
        然后我们再写一个双输入或门。
        或门也是三个部分。
        库声明一样。
        实体改成或门or_gate。
        Ctrl-S、Ctrl-K。

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        接着再写非门。
        复制过来。
        反相器inverter_gate。