跟李凡老师学FPGA之VHDL基础D01（20160720课堂笔记）

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        改过来。
        Ctrl-S、Ctrl-K。
        有了框架，我们就做顶层的装配。
        顶层的装配，Verilog里面直接例化就行了。
        VHDL可麻烦了。它要先声明组件。
        Component，一个一个来。
        首先是and_gate。
        我们把组件的端口放进来。
  

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        然后or_gate也声明它的组件。
        端口是一样的。
        反相器也声明它的组件。
  

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        组件声明之后，我们接着装配它。
        按照自上而下的原则，攀岩法的原则，双输入与门还没有写，就是一个框架，可以做组装了。
        加上实例名。
        我们实例名在黑板上已经标注上去了。
        组装之前，中间信号声明出来。
        中间信号三个，s_n，as_n，bs。
  

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        绑定标准逻辑类型。

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        U1。
        然后是u2。
        U2、u3是两个与门，and_gate。
        复制过来，用连接符=>做好映射的准备。
        最后统一接线。

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        U3复制下来。
        最后是u4，或门。
        开始接线。
  

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        U1接线。
        然后是u2。

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        接u3。
        接u4。

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        Ctrl-S、Ctrl-K。
        看它的层次。
        层次形成了。
        上层装配已经完成了。
        接着装配下层。
        底层代码非常简单。
        都是数据流写的。
        相与非常简单。
        然后或门。
  

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        非门就更简单了。
        Ctrl-S、Ctrl-K。
        好，结构化的建模全部都做完了，自上而下。
        下面我们写它的验证。
        新建另存为mux2_structure_vh_tb.vhd。
        同样贴过来。
        修改五个地方。