跟李凡老师学FPGA之VHDL基础D01（20160720课堂笔记）

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        分析综合。
        运行仿真。
        看见相同的结果。

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        通过这个例子，我们可以看见几种语法的使用，VHDL做循环控制的行为数据流。
        刚才我们讨论的是单比特的多路器。
        现在我们改成总线。
        4路进来，分别是7:0，输入的选择应该是1:0。
        0/1/2/3。
  

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        这个多路器我们也用if、case语句来做一下。
        我再新建一个工程，新工程向导。
        现在做一个4选1。
        选一款器件。
  

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        新建VHDL文件。
        这次我们就做一个，说明一下总线是如何处理的。
        另存为mux4_vh.vhd。
        库声明。
        这次我们还需要打开另外几个库。
        Unsigned。
  

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        还需要一个算术arith。
        然后写实体。
        端口。

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        这次呢要声明成一个向量。
        7:0在VHDL里面会写成7 downto 0。
        VHDL打的代码多。
        A，b。

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        C，d。
        s是1:0。
        输出f。

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        然后写结构体。
        用行为来写。

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        Ctrl-S、Ctrl-K。
        检查框架。
        然后写它的行为。
        行为体，两要素。
        这次省略它的IM命名。
        Process，信号敏感表。

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        还是用if语句来写，它是一个架构。
        S是2个比特，要用双引号括起来。
        它是标准逻辑向量，标准逻辑向量在1164里面就是这种定义，用双引号括起来。
        00输出a。