跟李凡老师学FPGA之VHDL基础D01（20160720课堂笔记）

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        端口的map。

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        Generic的map。
        例化的时候，高7低5。

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        这是dut的例化。
        然后写激励。
        先写时钟的process。
        由于wait for，它没有信号敏感表，也不允许有信号敏感表。

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        10ns，50M的时钟。
        然后写复位。
        同样十拍，右侧逼近。

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        这样我们写完了激励，Ctrl-S、Ctrl-K。
        做仿真设置。
        指定2us。
        Ctrl-S、Ctrl-K。
  

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        运行仿真。
        高7低5。
        观察中间信号。
        做group，top。
  

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        Restart。
        运行2us。
        把count改成unsigned。
        显示的值是声明的值。
  

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        状态机的设置是在分析和综合。
        工具直接支持，只有VHDL可以支持。
        Verilog得不到这个支持，Verilog要自己写。
        System Verilog可以得到支持。
        Auto，小于等于5，二进制。
        大于5，小于等于50，用独热码。
        大于50，用格雷码。
  

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        Auto是这样做。
        当然你可以指定。
        这个就是状态机。
        我把我做的代码都发给大家。
        今天VHDL的课程就介绍到这。
        下面我们做练习。
        把Verilog代码，翻成VHDL。

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        我会给大家解释一下地址的问题。
        Ddr2、ddr3，还有DDR4。