跟李凡老师学FPGA之VHDL基础D01（20160720课堂笔记）

1527
        （分享设计）。
        修改代码。
        例化。

1528
        （分享设计）。
        修改代码。
        例化。
        把67-69行注解掉。
        这里用不到。

1529
        （分享设计）。
        修改代码。
        例化。
        把80-81行注解掉。
        Ctrl-S、Ctrl-K。
        报错。

1530
        （分享设计）。
        修改代码。
        例化。
        端口上漏了local_addr。
        补上。
        Ctrl-S、Ctrl-K。

1531
        （分享设计）。
        修改代码。
        通过了。
        回到设计上。
        先把准备工作做好。
        先把source和target声明出来。

1532
        （分享设计）。
        修改代码。
        再往下，四个temp，3:0。
        然后clear_flag准备好。
        然后count，八位的，7:0。
        6:0也可以，7:0安全一些。

1533
        （分享设计）。
        修改代码。
        State是3:0。
        VHDL直接得到工具的支持，Verilog则不然。

1534
        （分享设计）。
        修改代码。
        闭节点，phy_clk。
  

1535
        （分享设计）。
        修改代码。
  

1536
        （分享设计）。
        修改代码。
        写复位。