跟李凡老师学FPGA之VHDL基础D01（20160720课堂笔记）

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        （分享设计）。
        观察仿真波形。
        done没有回到高电平。
        去看状态转移图。
        Done=1，这个没有做。
        看一下代码。
        写错了。
        改成1。
        保存。

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        （分享设计）。
        观察仿真波形。
        在library下recompile。
        检查一下有没有错。
        Restart。
        run –all。
        刷新。
        块清除，清完了以后就搬。
        搬完了，然后我们做一次反标。

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        （分享设计）。
        观察仿真波形。
        好了，可以了。
        停住。
        然后回到代码上。
        现在我们搬一次。
        启动一次块搬运。
        这次我们把10000搬到20000。
        搬运准备在哪做？
        找到最后一次信号，clear清零的信号。

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        （分享设计）。
        修改仿真代码。
        Clear清零，让它对齐这个沿，phy_clk上升沿。
        把它锁住。

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        （分享设计）。
        修改仿真代码。
        让它在那个位置上。
        同样对齐phy_clk上升沿。
        放大。
        5365ns，因为前面加了一个0.1。

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        （分享设计）。
        修改仿真代码。
        这次是把10000搬到20000。
        启动，start。
        延时改成200ns。
        保存。

1643
        （分享设计）。
        观察仿真波形。
        回到仿真上。
        找到Library下面的tb文件，右键点击recompile。
        检查一下。
        没问题。
        Restart。
        Run –all。
        刷新。

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        （分享设计）。
        观察仿真波形。
        停了。
        还没开始搬，怎么就停了？
        延时写错了。
        不是200。
        改成100us吧。
        保存一下。

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        （分享设计）。
        观察仿真波形。
        回到仿真上。
        找到Library下面的tb文件，右键点击recompile。
        检查一下。
        没问题。
        Restart。
        Run –all。
        刷新。

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        （分享设计）。
        观察仿真波形。
        这边在清，这边在搬。
        清肯定要快得多，它没有读的过程嘛。
        读要慢得多，写反而快。
        看done拉高了没有。