跟李凡老师学FPGA之VHDL基础D01（20160720课堂笔记）

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        （分享设计）。
        解决SDR后仿问题。
        好了，可以了。
        然后我们调美光这边。
        我估计你可能是非安全行为的问题。
        就是我们称之为组合逻辑的电路，要写全条件、全线与。
        然后写时序逻辑，准确的应该称之为沿敏感和电平敏感。
        沿敏感和电平敏感，要全条件、全线与。
        全条件就是if要有else，case语句要有default。
        全线与，就是所有的输出信号只有一个，每一部分只有一个输出信号。
        这是组合逻辑的。
        时序逻辑，就是我们说的沿敏感电路，输出要看是不是控制信号。
        输出的如果是数据信号，它就是节点。
        没有问题，不用管，它一定是安全的。

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        （分享设计）。
        解决SDR后仿问题。
        如果它的下游是个控制信号，这个信号也要写成全条件、全线与。
        这才是安全的。
        这就好办了，这全都是美光报的错。
        写方向上这就可以调了。
        读方向上的非安全的问题，要先解决。
        读方向我已经帮你屏蔽掉了。

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        （分享设计）。
        解决SDR后仿问题。
        一个一个来调。
        看看这个位置，100457021。
        Cke有问题啊。
        Cke这边为什么低低高高呢？
        cke应该一直是高。
        你的前仿应该一直是高的。
        我知道这个问题了。
        我遇到过我们同学写过这种情况。
        后仿的时候是低低高高，前仿的时候一直高。
        非安全，这是典型的unsafe behavior。
        我们看一下前仿。

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        （分享设计）。
        解决SDR后仿问题。
        在100us的位置，我们来看看前仿。
        这是典型的非安全行为。
        运行前仿。
        这个会做了，以后真正做项目的时候就会临危不乱。
        他可能逻辑是对的。
        因为前仿是正确的嘛。
        逻辑是对的，前仿通过，后仿通不过。
        那就是出现非安全行为。

                     

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        （分享设计）。
        解决SDR后仿问题。
        它果然有问题。
        那就不是非安全行为的问题了。
        那就是程序没写好了。
        我帮他找。
        现在是我们代码写错了，这个好调。
        安全行为的难找，要把所有的条件找到。
        上电是刷新模块。

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        （分享设计）。
        解决SDR后仿问题。
        Cke，应该是1，不能是0。
        这是刷新。
        然后还有读写。
        写是对的。
        读也是对的。
        我看看读的状态机在哪？
        应该是不小心。
        因为你读写都是对的嘛。
        你不可能读写写对了，刷新写错了。
        如果你读写写错了，证明你理解错了。
        你肯定不是理解的问题。
        手误。
        上电以后就应该一直是高的。
  

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        （分享设计）。
        解决SDR后仿问题。
        全编译一下。
        先做180°。
        我只有在180°的基础上看到了正确的报告，后面才好调。

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        （分享设计）。
        解决SDR后仿问题。
        看前仿波形。
        好了，cke就高了。
        运行后仿。

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        （分享设计）。
        解决SDR后仿问题。
        好了，cke好了。
        还有error，没关系。
        只要是美光报的，就没有问题。
        都是美光报的。
        美光报的就好调。
        它有个窗口的问题。