跟李凡老师学FPGA之VHDL基础D01（20160720课堂笔记）

1730
        （分享设计）。
        解决SDR后仿问题。
        把读打开试试看。
        全编译。
        不同的网表，有不同的延迟。
        后仿不过的结果就不一样。
  

1731
        （分享设计）。
        解决SDR后仿问题。
        在library的work下面找到sdr_controller，点右键选recompile。
  

1732
        （分享设计）。
        解决SDR后仿问题。
        美光报错。
        现在好办了，全是美光的错。
        一个Altera的错都没有。
        剩下的自己调吧。

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        关于安全行为的几个原则，明天发给大家。

1734
        Tb里面的几个文件。
        Mem_model和full_mem_model有什么区别？

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        关于随路时钟的几个选项。
        DDR以后就有随路时钟，SDR不需要。
        选修改参数。
   

1736
        选择memory的属性。
        每个dqs比特随几路比特呢？
        你可以选8，可以选4。
        如果你是16位的，你选4就4条，选8就2条。
        登录美光的网站去看一眼，它的高速器件，宽度都不宽。
        现在的内存条，宽度都是8位的。

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