跟李凡老师学FPGA之VHDL基础D01（20160720课堂笔记）

0955
        新工程向导。
        查找文件夹and_gate_vh。
        和我们之前做的一模一样。
        2/5，跳过去。
        3/5，选一款器件。
        4/5，仿真工具仍然是ModelSim-Altera，语言这次选VHDL。
        点finish。
  

顶~~~~~~~~~~~~~~~~~~~~~~~

0956
        新建，这次是VHDL。
        同样立刻另存为and_gate_vh.vhd。
        然后建模。
        第一部分，库声明。
        Library ieee，我们用IEEE这个库。
        分号一定打在最后面。
        第二行，把库打开，use ieee.std_logic_1164.all;。
   

0957
        这是它的封装的名字。
        这个封装里面有什么呢？
        有最基础的描述，所有的语法最基础的部分。
        封装里面会有哪些内容，我们稍候会来讨论。
        封装里面所有的称之为软件的object对象，我们都可能会用到，打上点all。
        这个部分就构成了库声明。
        它的注释是减号。
        这是库声明部分。
        然后是实体部分。

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        实体，保留字是entity。
        名称是and_gate_vh，加上is。
        这是实体部分。
        End entity and_gate_vh，分号一定打在最末尾。
  

0959
        2005以后做了更多的一些调整。
        更方便的写法就是，end后面的entity可以省略掉，直接写实体的名字。
        这就构成了实体的框架。
        实体就是显式建模的端口。
        Port。
        in端口。
        我们明天就会来讨论数据类型了。

1000
        Verilog并不需要绑定数据类型，可是VHDL要绑定。
        它的数据类型一定要声明出来，要强制声明。
        什么数据类型呢？
        标准逻辑类型，std_logic。
        std_logic这个数据类型在1164里面就已经声明了。
        后面是分号，要看清楚。
        记忆的部分少，理解的部分多。
        什么东西需要理解呢？
        Verilog是记忆的多，VHDL是理解的多。

1001
        b。
        f。
        这次是输出。
        给它绑定的数据类型也是标准逻辑类型。
        这个分号紧接着是它的间隔符)。
        VHDL里面禁止双间隔符，所以最后这个间隔符是不要的，这个跟Verilog是一致的。
        这个部分就是实体的部分。
        实体的部分就是电路的外观。

1002
        它的内在如何？
        就由第三个部分，结构体来描述。
        结构体部分保留字是architecture。
        通常结构体的名称，在米德体系下面呢，一种约定俗成的方式，是按照米德的数据流、行为、结构化来描述。
        这次呢，我们按数据流。
        Dataflow就是结构体的名字。
        它是哪一个实体的结构体呢？
        是and_gate_vh这个实体的结构体。
  

1003
        我打两个回车，稍后我们解释。
        Begin，end。
        end也可以写上end architecture dataflow。
        简便的写法就是直接写end dataflow。
        黑色的是自己取的名字，名字一定要写。
        取名字有个原则，就是看得懂，不相同。