verilog和vhdl的区别

fpga_feixiang · 发表于 2018-11-20 16:06:26

一般认为verilog更灵活效率高（以较少的代码实现相同功能）拥有一些vhdl没有的系统函数比如$time、$random等vhdl语法严格某些错误在语法分析阶段就可以被发现抽象层次较verilog略高具有一些verilog没有的功能比如可以定义模块端口为多维数组类型、可以不指定状态机的具体编码方式两者不存在“优劣”之分和系统规模也没有关系我喜欢用vhdl但是现在用verilog的建议用后者可能几年后systemverilog会在设计、验证两方面取代它们

zhangyukun · 发表于 2018-11-21 09:24:20

verilog和vhdl的区别

zxopenljx · 发表于 2019-4-7 09:10:19

verilog和vhdl的区别

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